/**
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 *
 *  SPDX-License-Identifier: Apache-2.0 OR MIT
 */
#pragma once

#include <stdint.h>
#include "soc/soc.h"
#ifdef __cplusplus
extern "C" {
#endif

/** IOMUX_MSPI_PIN_CLK_EN0_REG register
 *  apb registers auto clock gating reg
 */
#define IOMUX_MSPI_PIN_CLK_EN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x0)
/** IOMUX_MSPI_PIN_REG_CLK_EN : R/W; bitpos: [0]; default: 1;
 *  1: auto clock gating on
 *  0: auto clock gating off
 */
#define IOMUX_MSPI_PIN_REG_CLK_EN    (BIT(0))
#define IOMUX_MSPI_PIN_REG_CLK_EN_M  (IOMUX_MSPI_PIN_REG_CLK_EN_V << IOMUX_MSPI_PIN_REG_CLK_EN_S)
#define IOMUX_MSPI_PIN_REG_CLK_EN_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_CLK_EN_S  0

/** IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x1c)
/** IOMUX_MSPI_PIN_REG_PSRAM_D_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram d dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_D_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_D_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_D_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram d dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_D_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_D_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_D_HYS : R/W; bitpos: [8]; default: 0;
 *  psram d sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_D_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_D_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_D_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_D_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_D_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_D_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_D_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_D_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_D_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_D_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_D_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_D_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_D_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_D_WPU : R/W; bitpos: [10]; default: 0;
 *  psram d wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_D_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_D_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_D_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_D_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_D_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_D_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_D_WPD : R/W; bitpos: [11]; default: 0;
 *  psram d wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_D_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_D_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_D_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_D_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_D_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_D_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_D_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram d drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_D_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_D_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_D_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_D_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram d hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_D_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_D_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_D_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_D_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_D_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_D_HOLD_S  15

/** IOMUX_MSPI_PIN_PSRAM_Q_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_Q_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x20)
/** IOMUX_MSPI_PIN_REG_PSRAM_Q_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram q dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_Q_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_Q_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_Q_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram q dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_Q_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_Q_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_Q_HYS : R/W; bitpos: [8]; default: 0;
 *  psram q sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_Q_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_Q_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_Q_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_Q_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_Q_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_Q_WPU : R/W; bitpos: [10]; default: 0;
 *  psram q wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_Q_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_Q_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_Q_WPD : R/W; bitpos: [11]; default: 0;
 *  psram q wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_Q_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_Q_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_Q_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram q drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_Q_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_Q_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_Q_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram q hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_Q_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_Q_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_Q_HOLD_S  15

/** IOMUX_MSPI_PIN_PSRAM_WP_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_WP_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x24)
/** IOMUX_MSPI_PIN_REG_PSRAM_WP_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram wp dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_WP_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_WP_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_WP_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram wp dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_WP_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_WP_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_WP_HYS : R/W; bitpos: [8]; default: 0;
 *  psram wp sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_WP_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_WP_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_WP_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_WP_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_WP_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_WP_WPU : R/W; bitpos: [10]; default: 0;
 *  psram wp wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_WP_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_WP_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_WP_WPD : R/W; bitpos: [11]; default: 0;
 *  psram wp wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_WP_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_WP_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_WP_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram wp drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_WP_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_WP_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_WP_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram wp hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_WP_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_WP_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_WP_HOLD_S  15

/** IOMUX_MSPI_PIN_PSRAM_HOLD_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_HOLD_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x28)
/** IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram hold dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram hold dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HYS : R/W; bitpos: [8]; default: 0;
 *  psram hold sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_HOLD_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_HOLD_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_HOLD_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPU : R/W; bitpos: [10]; default: 0;
 *  psram hold wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPD : R/W; bitpos: [11]; default: 0;
 *  psram hold wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram hold drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram hold hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_HOLD_HOLD_S  15

/** IOMUX_MSPI_PIN_PSRAM_DQ4_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_DQ4_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x2c)
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram dq4 dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram dq4 dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HYS : R/W; bitpos: [8]; default: 0;
 *  psram dq4 sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ4_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ4_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ4_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPU : R/W; bitpos: [10]; default: 0;
 *  psram dq4 wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPD : R/W; bitpos: [11]; default: 0;
 *  psram dq4 wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram dq4 drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram dq4 hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ4_HOLD_S  15

/** IOMUX_MSPI_PIN_PSRAM_DQ5_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_DQ5_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x30)
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram dq5 dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram dq5 dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HYS : R/W; bitpos: [8]; default: 0;
 *  psram dq5 sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ5_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ5_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ5_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPU : R/W; bitpos: [10]; default: 0;
 *  psram dq5 wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPD : R/W; bitpos: [11]; default: 0;
 *  psram dq5 wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram dq5 drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram dq5 hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ5_HOLD_S  15

/** IOMUX_MSPI_PIN_PSRAM_DQ6_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_DQ6_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x34)
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram dq6 dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram dq6 dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HYS : R/W; bitpos: [8]; default: 0;
 *  psram dq6 sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ6_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ6_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ6_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPU : R/W; bitpos: [10]; default: 0;
 *  psram dq6 wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPD : R/W; bitpos: [11]; default: 0;
 *  psram dq6 wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram dq6 drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram dq6 hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ6_HOLD_S  15

/** IOMUX_MSPI_PIN_PSRAM_DQ7_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_DQ7_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x38)
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram dq7 dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram dq7 dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HYS : R/W; bitpos: [8]; default: 0;
 *  psram dq7 sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ7_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ7_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ7_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPU : R/W; bitpos: [10]; default: 0;
 *  psram dq7 wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPD : R/W; bitpos: [11]; default: 0;
 *  psram dq7 wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram dq7 drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram dq7 hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQ7_HOLD_S  15

/** IOMUX_MSPI_PIN_PSRAM_DQS_0_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_DQS_0_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x3c)
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_XPD : R/W; bitpos: [0]; default: 0;
 *  psram xpd dqs0
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_XPD    (BIT(0))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_XPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_XPD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_XPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_XPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_XPD_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_PHASE : R/W; bitpos: [2:1]; default: 0;
 *  psram dqs0 phase
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_PHASE    0x00000003U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_PHASE_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_PHASE_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_PHASE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_PHASE_V  0x00000003U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_PHASE_S  1
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DLI : R/W; bitpos: [6:3]; default: 0;
 *  psram dqs0 dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DLI_S  3
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_90 : R/W; bitpos: [10:7]; default: 0;
 *  psram dqs0 delay 90
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_90    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_90_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_90_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_90_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_90_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_90_S  7
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_HYS : R/W; bitpos: [11]; default: 0;
 *  psram dqs0 sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_HYS    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_HYS_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_IE : R/W; bitpos: [12]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_IE    (BIT(12))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_IE_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPU : R/W; bitpos: [13]; default: 0;
 *  psram dqs0 wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPU    (BIT(13))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPU_S  13
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPD : R/W; bitpos: [14]; default: 0;
 *  psram dqs0 wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPD    (BIT(14))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_WPD_S  14
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DRV : R/W; bitpos: [17:15]; default: 4;
 *  psram dqs0 drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DRV_S  15
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_270 : R/W; bitpos: [21:18]; default: 0;
 *  psram dqs0 delay 270
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_270    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_270_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_270_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_270_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_270_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_0_DELAY_270_S  18
/** IOMUX_MSPI_PIN_REG_PSRAM_DQS_HOLD : R/W; bitpos: [22]; default: 0;
 *  psram dqs hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_HOLD    (BIT(22))
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_DQS_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_DQS_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_DQS_HOLD_S  22

/** IOMUX_MSPI_PIN_PSRAM_CK_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_CK_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x40)
/** IOMUX_MSPI_PIN_REG_PSRAM_CK_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram ck dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_CK_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_CK_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_CK_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram ck dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_CK_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_CK_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_CK_HYS : R/W; bitpos: [8]; default: 0;
 *  psram ck sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_CK_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_CK_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_CK_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_CK_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_CK_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_CK_WPU : R/W; bitpos: [10]; default: 0;
 *  psram ck wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_CK_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_CK_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_CK_WPD : R/W; bitpos: [11]; default: 0;
 *  psram ck wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_CK_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_CK_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_CK_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram ck drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_CK_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_CK_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_CK_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram ck hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_CK_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_CK_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CK_HOLD_S  15

/** IOMUX_MSPI_PIN_PSRAM_CS_PIN0_REG register
 *  IOMUX_MSPI_PIN_PSRAM_D_PIN0_REG
 */
#define IOMUX_MSPI_PIN_PSRAM_CS_PIN0_REG (DR_REG_IOMUX_MSPI_PIN_BASE + 0x44)
/** IOMUX_MSPI_PIN_REG_PSRAM_CS_DLI : R/W; bitpos: [3:0]; default: 0;
 *  psram cs dli
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DLI    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DLI_M  (IOMUX_MSPI_PIN_REG_PSRAM_CS_DLI_V << IOMUX_MSPI_PIN_REG_PSRAM_CS_DLI_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DLI_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DLI_S  0
/** IOMUX_MSPI_PIN_REG_PSRAM_CS_DLC : R/W; bitpos: [7:4]; default: 0;
 *  psram cs dlc
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DLC    0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DLC_M  (IOMUX_MSPI_PIN_REG_PSRAM_CS_DLC_V << IOMUX_MSPI_PIN_REG_PSRAM_CS_DLC_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DLC_V  0x0000000FU
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DLC_S  4
/** IOMUX_MSPI_PIN_REG_PSRAM_CS_HYS : R/W; bitpos: [8]; default: 0;
 *  psram cs sl
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_HYS    (BIT(8))
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_HYS_M  (IOMUX_MSPI_PIN_REG_PSRAM_CS_HYS_V << IOMUX_MSPI_PIN_REG_PSRAM_CS_HYS_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_HYS_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_HYS_S  8
/** IOMUX_MSPI_PIN_REG_PSRAM_CS_IE : R/W; bitpos: [9]; default: 0;
 *  Reserved
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_IE    (BIT(9))
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_IE_M  (IOMUX_MSPI_PIN_REG_PSRAM_CS_IE_V << IOMUX_MSPI_PIN_REG_PSRAM_CS_IE_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_IE_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_IE_S  9
/** IOMUX_MSPI_PIN_REG_PSRAM_CS_WPU : R/W; bitpos: [10]; default: 0;
 *  psram cs wpu
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_WPU    (BIT(10))
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_WPU_M  (IOMUX_MSPI_PIN_REG_PSRAM_CS_WPU_V << IOMUX_MSPI_PIN_REG_PSRAM_CS_WPU_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_WPU_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_WPU_S  10
/** IOMUX_MSPI_PIN_REG_PSRAM_CS_WPD : R/W; bitpos: [11]; default: 0;
 *  psram cs wpd
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_WPD    (BIT(11))
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_WPD_M  (IOMUX_MSPI_PIN_REG_PSRAM_CS_WPD_V << IOMUX_MSPI_PIN_REG_PSRAM_CS_WPD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_WPD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_WPD_S  11
/** IOMUX_MSPI_PIN_REG_PSRAM_CS_DRV : R/W; bitpos: [14:12]; default: 4;
 *  psram cs drv
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DRV    0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DRV_M  (IOMUX_MSPI_PIN_REG_PSRAM_CS_DRV_V << IOMUX_MSPI_PIN_REG_PSRAM_CS_DRV_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DRV_V  0x00000007U
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_DRV_S  12
/** IOMUX_MSPI_PIN_REG_PSRAM_CS_HOLD : R/W; bitpos: [15]; default: 0;
 *  psram cs hold
 */
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_HOLD    (BIT(15))
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_HOLD_M  (IOMUX_MSPI_PIN_REG_PSRAM_CS_HOLD_V << IOMUX_MSPI_PIN_REG_PSRAM_CS_HOLD_S)
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_HOLD_V  0x00000001U
#define IOMUX_MSPI_PIN_REG_PSRAM_CS_HOLD_S  15

#ifdef __cplusplus
}
#endif
